最近公布的一項專利技術表明，英特爾正在研究一種新的晶體管設計---堆疊叉板（Forksheet）晶體管。
堆疊叉板晶體管可以實現垂直堆疊的3D CMOS結構，相比目前最先進的三柵極設計，雖然也很難縮小晶體管的體積，但可以增加更多的晶體管數量。
該項專利技術主要是對納米帶晶體管與鍺原子薄膜進行配對使用，鍺原子薄膜充當了介電壁。鍺原子薄膜對垂直堆疊的各層晶體管進行了物理分隔，充當p-柵極溝槽和n-柵極溝槽之間的絕緣體。通過這種設計，可以使NMOS器件和PMOS器件排列的更加緊密，且不影響各自的功能，這樣就可以節省出更多空間，也就是說，可以增加更多的晶體管數量。
英特爾堆疊叉板（Forksheet）晶體管
早在2019年，英特爾就在一次電子設備展上展示了該技術。當時，該技術還處于探索階段，任何關于堆疊叉板技術是如何提高晶體管密度、性能和效率的具體數據都無法找到。
不過，英特爾并不是唯一一家研究該技術的公司。比利時微電子研究中心（IMEC）的一個研究小組也在同一年宣布，他們研究得到了一個專門用于堆疊叉板設備的標準單元模擬數據。IMEC的研究數據是在英特爾這項專利的基礎之上進行的。
堆疊叉板晶體管的平面圖和橫截面圖
比利時微電子研究中心的標準單元模擬數據表明，相比傳統納米片技術，當采用2nm技術節點時，堆疊叉板晶體管技術可以顯著提高晶體管的密度。這表明，在2nm及以下技術節點，堆疊叉板晶體管技術可以大幅提升芯片的性能，尤其是在不同晶體管架構需要考慮精確的蝕刻分辨率的時候。
比利時微電子研究中心（IMEC）
英特爾的研究時間是非常充裕的，對堆疊叉板晶體管技術的研究至少持續到了2020年6月。雖然我們現在還不知道英特爾是否會選擇堆疊叉板架構來進行2nm工藝的研發，但既然英特爾已經公布了該項技術專利，就肯定已經規劃好了該項技術的使用目的。
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